一、fpga用的是什么编程语言
FPGA（现场可编程逻辑门阵列）的开发主要使用硬件描述语言（HDL）。其中，Verilog HDL和VHDL是最常用的两种编程语言。
Verilog HDL是一种硬件描述型语言，它主要通过文本的形式来描述数字系统硬件的结构和行为。这种语言可以表达逻辑电路图、逻辑表达等意义，并应用于算法级、门级到开关机的多种数字系统建模。
VHDL则是一种用于电路设计的高级语言，它的全称是VHSIC Hardware Description Language，意为甚高速集成电路的硬件描述语言。VHDL主要应用在数字电路的领域当中，其硬件描述语言以及其描述风格都和高级计算机语言较为相似。
此外，SystemVerilog也是一种可用于FPGA开发的语言，它主要是建立在Verilog语言的基础之上，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并成为下一代硬件设计和验证的语言。
二、fpga初学者学习Verilog还是VHDL
1、Verilog HDL语言
Verilog HDL是FPGA开发中最为常用的一种语言。由于Verilog语言是基于HDL（硬件描述语言）开发的，因此它很容易理解FPGA开发过程中的各种细节。
优点：Verilog语言可以非常清晰地描述出硬件电路实现的过程和逻辑。在FPGA开发中，Verilog是一种非常有效的编程语言，可以使设计人员以更具可读性的方式表达自己的思想。此外，Verilog语言还有一些先进的特性，例如模块化设计和FPGA电路的模块参数化，使其成为一种非常灵活的开发语言。Verilog也是IEEE标准之一，被广泛应用。
缺点：学习Verilog HDL有一定的难度，需要一定的开发经验和基础理论知识。由于Verilog语言是基于HDL开发的，因此不适合用于描述代码中的算法或计算机过程等高级语言。
适用场景：Verilog语言的应用广泛，适用于FPGA开发中的各种场景，例如模拟器开发、模拟板开发以及ASIC开发等。
2、VHDL语言
VHDL是Verilog HDL之外的另一种常见的HDL语言。类似于Verilog，VHDL也是一种用于FPGA开发的编程语言。
优点：VHDL语言可以用于FPGA电路的设计和仿真，还可以生成硬件描述文件。在FPGA开发中，VHDL语言非常常见，可读性比Verilog略差，但应用广泛，拥有丰富的工具支持。
缺点：与Verilog语言相比，学习VHDL语言可能需要更长的时间和更多的技术。VHDL语言在FPGA开发中被认为比Verilog更加复杂和难以理解。
适用场景：VHDL语言被广泛应用于FPGA开发过程中。在基于特定协议的设计上尤为常见，例如USB、DP、HDMI和PCI Express等。
3、如何选择
VHDL和Verilog因其能精确描述硬件逻辑和并行计算特性，被广泛应用于FPGA的设计与开发中。VHDL相对于Verilog，语法更严格，被认为更适合于大型、复杂的系统级项目。而Verilog语法更为简洁，学习成本较低，适合初学者和小型项目开发。
